Verilog include 경로와 매크로 정의 설정하기
Digital Design Studio 2.0.2 Verilog include 경로와 매크로 정의 설정하기. 사용 전에 선택한 호스트·계정 권한·현재 지원 범위를 확인하세요.
전처리 설정 저장
Digital Design Studio 2.0.2의 네이티브 RTL 컴파일·소스 캡처·OSS Icarus Verilog 및 Verilator 실행은 저장한 include 경로와 매크로 정의를 사용합니다. Flow Navigator → Project Manager → Settings의 Project compile inputs에서 Include directories와 Defines에 한 줄씩 입력하고 저장한 뒤 지원되는 작업을 다시 실행하세요. 프로젝트 값이 IDE 기본값보다 우선하며, 프로젝트 목록을 명시적으로 비우면 상속된 값을 해제합니다.
Include 경로는
rtl/include또는.처럼 프로젝트 안에 있어야 합니다. 없는 폴더는 경고 후 건너뜁니다. 상위 경로 이동·프로젝트 밖 경로·심볼릭 링크·정션은 거절합니다.매크로는
SIMULATION·WIDTH=8처럼NAME또는NAME=VALUE로 적고 명령행의-D는 붙이지 않습니다. 이름은 영문자나 밑줄로 시작하고 뒤에는 영문자·숫자·밑줄·$를 쓸 수 있습니다. 같은 이름에 서로 다른 값을 주면 거절하고 동일 항목은 중복 제거합니다.각 필드는 최대 1,024개 항목을 받으며 항목당 제어문자 없이 UTF-8 1~256바이트여야 합니다.
헤더 탐색 순서
RTL 컴파일·Icarus Verilog·Verilator는 모두 프로젝트 루트, 사용자가 적은 순서의 include 경로, 이름순으로 정렬한 발견된 소스 폴더 순서로 헤더를 찾습니다. include를 적은 파일 옆에 있는 다른 헤더가 선택될 여지가 있으면 Problems와 실행 로그에서 두 경로와 실제 사용한 파일을 안내합니다. 가능하면 모호한 중복 헤더를 정리하세요.
실행 전에 소스와 헤더를 저장하세요. Testbench의 Run은 변경된 Verilog 소스를 먼저 저장하며 다른 작업은 해당 작업의 저장 입력 방식을 따릅니다. 설정이나 소스가 바뀌면 이전 캡처·견적·실행 결과가 무효화될 수 있으므로 저장된 입력으로 다시 실행하세요. 프로젝트 설정이 제공하지 않는 Cloud 작업을 켜지는 않습니다. 헤더를 못 찾으면 선택한 프로젝트·경로·대소문자·저장 설정·시뮬레이터 설치를 확인하세요.